题目：高性能CMOS锁相环的研究与设计

锁相环频率综合器是现代通信系统中本振信号产生的重要模块。单片集成的高速锁相环频率综合器则是目前通信系统小型化发展的要求。随着SoC概念的不断深化，频率综合器作为一个模拟IP的重要内容，对它的研究和验证也将是具有自主产权IP库建设的重要内容。本文首先介绍了锁相环技术的历史、现状以及发展趋势。通过分析锁相环频率综合的原理、结构和传统实现形式，提出了衡量锁相环频率综合器性能的指标。在这些分析的基础上，提出了前端电路的实现形式及其仿真结果，重点介绍了高速鉴频鉴相器、电感电容压控振荡器、双端转单端电路、多模分频器、环路滤波器以及过温保护电路的设计，以及针对仿真结果提出的改进。在前端工作完成后，本文继续介绍了上述模块的版图实现，特别是在高速工作条件下的版图设计与器件选择。最后，论文给出了芯片的封装和测试方案。本文设计的锁相环频率综合器采用Chartered 0.35um 混合信号CMOS工艺，完成了全部的电路设计、仿真，版图绘制和验证，参数提取以及后仿真，后仿真显示系统符合设计要求，最后送交芯片制造厂商流片。