● 摘要
近年来，低密度奇偶校验（LDPC）码以其优异的纠错性能已经被广泛研究和应用。
本文基于我国某项航天任务中所使用的LDPC 码，设计和实现了硬件资源消耗极低的编
译码器模块。
虽然 LDPC 码在译码速率和性能上与现代通信系统中常用的卷积码、BCH 码、RS
码等相比有较大的优势，但是由于校验矩阵构造的随机性使得工程中很难实现线性的编
码复杂度。在航天任务中，可用于编译码的硬件资源又是极其稀少的，如何在较少了硬
件资源下实现编译码器是一个具有挑战性的问题。此外，为了获得更优的译码性能，在
LDPC 码的设计过程中，往往采用码长较大的码，这些无异都增加了硬件的资源消耗。
本文通过对国内外相关理论文献进行了深入的分析，设计了编译码器的串行实现结构，
大大降低资源消耗：针对编码器的编码矩阵存储数据量大的问题，提出了一种基于准循
环结构的编码矩阵存储方法；针对译码器的Tanner 图中变量节点和校验节点连接错综
复杂的问题，提出了基于块边的信息交换方法简化连接；此外我们还提出了一种基于循
环累加寄存器的编码结构，极大减少了编码器的逻辑资源消耗。
本文采用 Verilog 硬件描述语言，实现了LDPC 码的串行编译码器结构设计与开发，
通过Modelsim 仿真工具完成了编译码器模块的功能逻辑仿真，并且用C 语言搭建了
LDPC 码译码性能仿真平台，验证了LDPC 码译码器的良好译码能力。