题目：基于部分标识位比较法辅助的路预测低功耗Cache设计与实现

随着微处理器芯片被越来越广泛地应用于嵌入式系统中，其功耗问题变得日益突出并且已经成为制约后者进一步发展的瓶颈问题。如何在保证微处理器性能的同时提高能耗效率成为当今嵌入式开发所面临的关键难题。Cache作为CPU与主存之间的缓冲桥梁，其给系统带来性能优势的同时也消耗了巨大能量。因此研究低功耗Cache技术是解决整个嵌入式系统功耗问题的良好切入点之一。

本文主要从体系结构级设计层面出发研究Cache的低功耗访存机制。在分析已有的典型低功耗Cache技术的基础上，本文提出了一种新的访存机制，即基于部分标识位比较法辅助的路预测Cache（WP-PTCF Cache）。WP-PTCF Cache在路预测访存机制（Way-Predicting）的基础上添加了一个并行执行的部分标识位比较流程，比较的结果作为路预测失败情况下访问其余各路的使能信号。该部分标识位比较流程可以预先过滤掉大多数没有命中可能性的路，从而有效地降低Way-Predicting访存机制情况下的过高预测失败代价，进而降低访存功耗，并且能够保证没有时延性能方面的降低。

本课题对WP-PTCF Cache的功耗优化性能进行了仿真验证。验证借助于基于Simplescalar的功耗仿真器Sim-Wattch和测试程序集SPEC2006来实现。实验结果显示，当Cache组相联度不低于4，路预测命中率在 之间时，WP-PTCF Cache比经典的Way-Predicting Cache有 的功耗降低，并且保持时延不变。另外，本文还从处理器综合评价指标能量延迟乘积（Energy Delay Product）的角度出发对WP-PTCF Cache的适用范围进行了讨论，得出了该访存机制最适用的条件，即组相联度高（不低于8）、预测命中率适中（ ）。比如大多数的数据Cache（D-Cache）都符合该条件。

本课题还实现了WP-PTCF Cache的RTL级设计，并将其移植到LEON3处理器软核中，借助于FPGA开发板构建了片上系统（SoC），最后通过在SoC系统上运行测试程序实现了对WP-PTCF Cache的基本功能验证。实验表明新的Cache访存机制能够正常地应用于LEON3处理器中。