● 摘要
随着片上集成电路集成度不断增加、工艺尺寸不断微缩，漏电功耗成为了制约基于CMOS技术存储器发展的主要因素，这一问题尤其体现在在基于静态随机存储技术（SRAM技术）的片上高速缓冲存储器上。为了克服日趋严重的“能量壁垒”问题，许多新的存储技术应运而生，如自旋转移矩随机存储器（STT-MRAM）、相变随机存储器（PCRAM）、阻变存储器（也称忆阻器，ReRAM）等。作为传统基于CMOS技术的存储器的很有希望的替代技术，新的存储技术开始被研究人员用于替代SRAM做片上高速缓冲存储器的相关研究。在这些新的存储技术之中，自旋转移矩随机存储器一起独一无二的高速读/写、近乎无限的存取次数等特点，成为最有希望替代静态随机存储器作片上高速缓冲的存储器件。
但是，由于现代工艺水平的限制，并不是所有研究人员都能得到实际芯片来验证其利用新的自旋转移矩随机存储器替代静态随机存储器概念的可行性。所以，在探索如何使用自旋转移矩随机存储技术替代传统静态随机存储技术的过程中，研究人员需要使用专用的、有针对性的测试仿真环境。虽然当前存在一些能适用于高速缓冲存储器设计的仿真环境，如：NVSim、CACTI等。但是，这些仿真环境都不能适用于最新的垂直各向异性自旋转移矩随机存储技术（PMA STT-MRAM）。在本文中，我们提出了一种体系结构层级上的高速缓冲存储器仿真结构，该仿真软件可由器件层自下而上地对高速缓冲存储器进行整体测试。同时可以支持最新的垂直各向异性自旋转移矩随机存储技术。为验证该仿真结构正确性，我们将该仿真结构与被广泛使用的NVSim进行了同条件下的对比仿真测试。同时，我们利用该仿真结构，验证了我们将垂直各向异性自旋转移矩随机存储技术用作片内L2、L3级高速缓冲存储器的想法。最后，我们针对实验结果中体现出的写能耗过高问题，提出了一种优化设计方案。我们相信本文提出的仿真结构可以帮助计算机体系结构方向上的研究人员更好的利用垂直各向异性自旋转移矩随机存储技术替代静态随机存储技术进行相关研究。