题目：JPEG解码系统验证平台的设计与实现

芯片设计的复杂度和时钟频率的提高，为芯片的设计和验证提出了新的挑战，这新的困难要求工程师们必须寻找新的方法，而不是仅仅依靠增加工作量来解决。验证作为占整个开发流程70%工作量的部分，他的改进对整个工程的影响是不可忽视的，使用恰当的验证方法不但可以提高验证的正确率还可以提高验证的效率。对于日益紧迫的开发周期而言这段时间缩短是至关重要的。IEEE-Std 1800-2005 System-Verilog的提出，为业界面对如今的挑战带来了一个完整的，统一化的语言解决方案。验证工程师利用SystemVerilog中提供的特性来编写验证平台，使用更为先进的技术搭建更为高效的验证环境。利用带约束的随机激励，功能覆盖率驱动的测试平台，使得可以用相对少的验证代码，达到最大限度地重用和更高的验证率，符合芯片的规模和复杂度要求，并且利用SystemVerilog提供的这些特性编写的测试平台，可以极大限度的提高首次流片的成功率。本文从JPEG解码系统的特点出发，利用SystemVerilog语言作为验证语言的优势，结合当今较为流行的验证思想——功能验证思想，所设计和实现的验证平台涉及了JPEG解码系统验证的各个阶段，它是一整套针对芯片验证的体系结构，使用事务流的建模方法，通过将受约束随机激励注入待测设计和高级语言编写的对比模型，通过自检测机制实现设计结果和比对模型结果的自动比对；并结合断言，提出和设计实现了适合对时序要求严格，实现算法功能复杂的系统测试的验证平台。