题目：视频编码板中高速总线的互连设计

随着视频编码系统中数据率的不断提高，单位时间内需要传输和存储的数据量急剧增加，高速总线的选择和设计对系统性能有着重要的影响。在高速视频编码板的硬件设计中，不仅要选择性能高、资源丰富的芯片，更需要选择合适的高速总线将各个功能模块连接起来，以提高整个视频编码板的处理能力。因此，对视频编码系统中高速总线互连技术的研究具有重要的应用价值和现实意义。本文在分析了课题需求以及已有技术的基础上，采用SRIO（Serial RapidIO）总线来实现视频编码板中FPGA与DSP以及DSP与DSP之间的高速互连，使用DDR3总线实现DSP与外部存储器之间的高速互连。本文的主要工作包括以下三个方面：（1）完成了SRIO高速总线的电路设计及其信号完整性仿真。一方面，根据SRIO总线的规范实现了高速总线的电路设计；另一方面，对SRIO总线进行了信号完整性前仿真和后仿真。前仿真确定了合理的传输线参数：在满足传输线阻抗条件下，设置差分线间距为8mil，差分对最小间距为10mil，过孔数量不多于3个（包括BGA扇出）；后仿真结果验证了SRIO总线的PCB布线满足信号完整性要求。（2）实现了基于IP核的SRIO高速总线的通信。对SRIO总线协议进行了详细的分析，在Xilinx ISE生成的IP核基础上完成了SRIO总线协议的FPGA程序设计，并通过功能仿真与自回环测试，验证了SRIO总线在单通道速率为1.25Gbps下通信的正确性。（3）完成了DDR3高速总线的电路设计及其信号完整性仿真与时序分析。视频编码板中每片DSP与4片DDR3采用Fly-By拓扑结构进行互连。通过信号完整性前仿真，确定DDR3的片上终端电阻最优值为60Ω，并证明了Fly-By拓扑结构的优越性；通过时序分析与仿真，确保DDR3在写操作时时序的正确性；后仿真验证了DDR3信号满足信号完整性要求。本文通过对高速总线的信号完整性仿真与分析，为视频编码板中高速总线的设计提供了指导；通过SRIO高速总线协议的FPGA程序设计，为视频编码板中高速总线的应用提供了软件基础。