● 摘要
随着集成电路的工艺尺寸的不断缩减，带来在原有面积上集成更多的功能模块，从而使得芯片的功耗进一步的提升。但是，功耗的提升会使得芯片的时序更加的不稳定，以及其他不可预知的危险。从而提出要做降低功耗，或是低功耗芯片的需求。为了达到这一要求，从系统、布局、芯片等方面一一做出相应的努力。本论文提出数字时钟就是为了降低功耗而在芯片级做出的努力。
本论文提出了一种应用于低功耗领域的基于相对延时比模型的全数字自校准时钟生成器，解决了CMOS器件存在工艺偏差、环境温度偏移和供电电压抖动等影响因素的问题。该时钟生成器由相对延时比生成器、映射译码单元和数字控制振荡器组成。基于smic130nm CMOS工艺库进行了全数字自校准时钟电路生成器电路设计,该芯片裸片面积为0.64mm2，其功耗为1mA。仿真结果表明,在三个不同的工艺角下,该时钟生成器提供5—80MHz的可调时钟频率，频率误差呈正态分布，其时钟最差精度小于3%。