● 摘要
Reed-Solomon码（简称RS码）具有很强的纠正突发和随机错误的能力，这种信道编码方式在深空通信、移动通信、数据存储以及数字视频广播（DVB）等系统中具有非常广泛的应用。本论文改进了RS码的译码算法，设计了一种基于普通基比特串行乘法电路的（204, 188）RS码译码器，并用FPGA验证了其正确性。有限域上乘法器复杂度的大小直接决定了RS码译码器的复杂度。本文应用的普通基上的“比特串行序列乘法电路”和“比特串行乘法累加电路”，基本上以m个与门代替了两个任意元素相乘的复杂乘法器。另外针对Forney算法求解错误值，本文给出了有限域上一种新的求逆电路，这种求逆电路与用ROM查表法或纯组合逻辑电路实现求逆相比可节省芯片资源。本文改进了现有的无求逆BM算法，并利用串行方式来实现，大大降低了译码电路的复杂度。利用上述乘法器、求逆器等基本电路构造的译码器采用了3级流水线结构，并巧妙地应用了电路复用等简化方法，使译码器的硬件复杂度得到进一步的降低。本文利用Xilinx公司的开发系统XUP Virtex-II Pro Development System验证了译码器设计的正确性。结果表明，译码器系统时钟频率可达75MHz，占用芯片资源在5万门以下，具有很好的应用前景。