问题：
[单选] 下列那个流程是正确的基于EDA软件的FPGA/CPLD设计流程：（）。
原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试。原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试。原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试。原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试。
问题：
[单选] 对于信号和变量的说法，哪一个是不正确的：（）。
信号用于作为进程中局部数据存储单元。变量的赋值是立即完成的。信号在整个结构体内的任何地方都能适用。变量和信号的赋值符号不一样。
问题：
[单选] 下列语句中，不属于并行语句的是：（）。
进程语句。CASE语句。元件例化语句。WHEN…ELSE…语句。
问题：
[单选] （）在EDA工具中，能将硬件描述语言转换为硬件电路的重要工具软件称为。
仿真器。综合器。适配器。下载器。
问题：
[单选] 在VHDL的CASE语句中，条件句中的“=>”不是操作符号，它只相当与（）作用。
IF。THEN。AND。OR。
问题：
[单选] 下面哪一个可以用作VHDL中的合法的实体名（）。
OR。VARIABLE。SIGNAL。OUT1。
问题：
[单选] 下列关于变量的说法正确的是（）。
变量是一个局部量，它只能在进程和子程序中使用。变量的赋值不是立即发生的，它需要有一个δ延时。在进程的敏感信号表中，既可以使用信号，也可以使用变量。变量赋值的一般表达式为：目标变量名<=表达式。
问题：
[单选] 下列关于CASE语句的说法不正确的是（）。
条件句中的选择值或标识符所代表的值必须在表达式的取值范围内。。CASE语句中必须要有WHENOTHERS=>NULL语句。。CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现。。CASE语句执行必须选中，且只能选中所列条件语句中的一条。
问题：
[单选] VHDL中，为目标变量赋值符号是（）。
=：。=。<=。：=。
问题：
[单选] 在VHDL中，可以用语句（）表示检测clock下降沿。
clock’event。clock’eventandclock=’1’。clock=’0’。clock’eventandclock=’0’。
