题目：减少ASIC迭代次数的自动化分析工具的设计与实现

随着半导体技术进入到深亚微米时代，由于工艺尺寸的缩小，ASIC芯片和system-on-chip (SoC)芯片的集成度也越来越高，往往隐藏在RTL (register-transfer level)代码或者网表中一个很不起眼的问题就会给后端设计造成噩梦。这些问题可以是很简单的网表结构问题，比如端口空接，或者有信号没有定义合适的约束；也可能是复杂难以诊断的问题，比如蛇形通络（即通路穿越很多模块层次）。如果我们对这些问题处理不当，就有可能造成低测试覆盖率或者时序难以收敛。所以在90纳米以下的设计，要把更多的精力放在如何避免潜在问题的出现上，而不是出现了问题再去修补。本文正是通过一种有效的方式来减少在前端设计阶段所带来的后端问题，论文围绕如何建立一个自动化分析工具而展开。首先分析了后端的潜在问题点，比如时钟的约束，Latch的存在，不完全的约束条件设置，没有用寄存器锁存的输出端口，高扇出互联线等等；然后讲述了这些问题的概念及其为什么需要关注的原因；最后介绍了如何基于这些分析点，通过使用Design Compiler 数据库、TCL以及Perl脚本语言建立一个能够自动分析后端潜在问题的工具。借助TCL接口，本工具提供了一个功能强大的、简洁的、可移植的环境。因此可以很容易的集成更多的用户自定义脚本来完善工具的功能。