2017年牡丹江师范学院数字电路(同等学力加试)之电子技术基础-数字部分复试仿真模拟三套题
● 摘要
一、简答题
1． 对于逻辑函数
（1）列出真值表；
（2）分别写出最小项之和及最大项之积表达式；
（3）化简为最简与或表达式，并画出用与非门实现的逻辑图； （4）化简为最简或与表达式，并画出用或非门实现的逻辑图 【答案】（1）原式可以化简为:
由此可列出真值表如下表所示。
表
（2）由真值表，可得最小项之和表达式为
最大项之积表达式为
（3）（4）因为
所以用与非门实现如图（a ）所示。
所以用或非门画出电路图如图（b ）所示。
图
2． 用MSI 计数芯片74LS161或74LS160设计十三进制计数器。必要时可用少量门电路。
【答案】方法一：异步清0法
电路如图（1）所示。计数脉冲加到CP 输入端，计数控制端EP 、ET 和置数控制端接高电平
1，以使电路允许计数；然后用一个与非门实时监视计数器的状态，当计数到1101（即
，立即将计数器强行复0。
上：
）
时，与非门输出低电平，此低电平加到直接复位端
图（1） 用异步清0法和74LS161构成十三进制加计数器
方法二：同步置0法
电路如图图（2）所示，计数脉冲CP 加到CP 输入端；计数控制端EP ，ET 接高电平1（允许；直接复位端计数）
加到并行置数控制端
；并行输入数据接高电平1（不清0）
均接低电平0；然后用
）时，与非门输出低电平，此低电平
一个与非门实时监视计数器的状态，当计数到1100（即
上，使允许并行置数，下一个CP 脉冲到达时计数器即被置数为0000。
图（2） 用同步置0法构成十三进制加计数器
方法三：同步置数法
电路如图（3）所示，图中并行输入数据
C=l,
非门输出低电平
，
设置为0011，当电路计数到1111时，
下一个CP 到达后电路状态即变为0011，然后变
为
直到1111。电路有13个状态，故为十三进制计数器。
图（3） 用同步置数（置3）法构成的十三进制加计数器
方法四：多片级联法
电路如图图（4）所示，信号CP 同时加到两片的时钟输入端；并行输入数据全部设置为0000；异步清0端
；低位片（左片）的EP 、ET 接高电平1（即始终允许计数），皆接高电平1（不清0）
ET 端，其进位输出C 接高位片的EP 、以使“个位片”计数到1001时，下一个CP 到达后允许“十；与非门用于监视十位片计数到0001。个位片计数到0010时（即12（W1时），其位片”计数）输出使两片的
下一个CP 到达后电路同时置0。注意，多片级联后，仍可使用异步清0、同
步置0、同步置数等电路技术。
图（4） 用两片74LS160级联和同步置0法构成十三进制加计数器
3． 将二进制数
转换成典型的格雷码。
等于二进制码的第位
同第
4． 分析下面的VHDL 程序，说明电路的功能，并画出逻辑图。
【答案】格雷码的第位位的异或，即
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