题目：基于磁隧道结的逻辑电路设计与优化

随着近年来制造工艺节点的微缩，由于量子隧穿效应（Quantum Tunneling Effect）而导致的漏电流在不断增大，这使得基于互补金属氧化物半导体（Complementary Metal Oxide Semiconductor，CMOS）技术的逻辑电路静态功耗剧增；此外，大数据时代的到来，使得在传统冯?诺依曼计算体系结构当中，逻辑计算与数据存储电路相分离的结构已经不能适应海量数据的处理，其所需的动态功耗成指数上升。因此，功耗成为限制传统逻辑电路以及传统计算体系可扩展性的主要因素之一。
为了解决这些问题，基于自旋电子学的器件受到学术界与产业界的广泛关注，如磁隧道结（Magnetic Tunnel Junction，MTJ）等。一方面，MTJ可以用于存储应用，由于其低功耗、非易失性、高密度等特性，使用MTJ作为存储单元的磁存储器，如基于自旋转移矩的磁性随机存储器（Spin Transfer Torque – Magnetic Random Access Memory，STT-MRAM）等被国际半导体技术蓝图（International Technology Roadmap of Semiconductor，ITRS）誉为下一代非易失性存储器的领军技术之一。另一方面，MTJ也可以用于逻辑计算电路当中，如内存储逻辑（Logic-In-Memory，LIM）电路结构，MTJ的非易失性使其可以实现即时开关（Instantly On/Off）的功能，从而当系统处于空闲状态时，对整个电路进行断电，减小由漏电流导致的静态功耗。此外，由于MTJ可以直接集成在CMOS晶体管之上，实现三维堆叠结构，因此可以减小逻辑计算与存储单元之间的距离，从而提高计算速度，减小动态功耗。然而STT-MTJ目前却面临着严重的问题，由于工艺尺度降低至深亚微米乃至纳米级，微小的制造工艺偏差对器件的影响越来越大，基于MTJ的数据存储其正确性无法得到保证，可靠性面临严峻的挑战。
为了解决可靠性问题，本文的主要的研究工作与贡献如下：
(1) 深亚微米节点（28nm）下，STT-MTJ的建模与验证。首先考虑28nm以下MTJ的一些新的物理效应，如亚体激发效应等，根据实验结果，进行物理建模；然后根据物理模型，通过集成物理与电气参数，用Verilog-A语言进行实现；最后通过与实验数据的对比，对模型进行仿真验证。
(2) 基于MTJ的逻辑电路设计。主要分为两部分工作：第一部分是读取电路设计，提出了一种双端分离预充电读取电路。通过分离放电支路与判决支路，该结构的读取电路可以减小逻辑支路的晶体管数目，从而增大读取信号幅度，提高读取可靠性。第二部分工作是对MTJ的写入电路进行研究，提出了一种双电压写入方案。通过考虑STT-MTJ的非对称性，该写入方案不仅可以保证写入数据的正确性，同时能够减小部分写入功耗。
(3) LIM结构的整体优化。通过对整个LIM结构的分析评估，进行合理优化，最后在面积，功耗，可靠性等性能之间得到折中化设计，并进行仿真对比验证。
通过以上工作，本文在非易失性触发器的设计与优化方面取得了一定的成果，可以为后续电路设计提供一些参考。当然本文会有诸多不足之处，有待在后续的工作中进行改进。