题目：基于FPGA的VLC编码与位率控制设计

为满足微小型飞行平台上视频采集压缩模块的应用需求，本文基于选定的算法，专门设计一种尺寸小、重量轻、功耗低的嵌入式视频采集压缩模块。其整体分为三个部分：视频数据采集模块、基于FPGA的视频编码模块和数据通信模块。 针对MPEG-4 的VLC算法，在FPGA上实现时存在资源消耗较多和时钟延迟较大的问题，本文采用分级构造查找表、复制模块和流水线技术，实现了一种较为高效的VLC编码。所实现的VLC编码在速度/面积上都达到较优的结果，综合环境下时钟频率可达246.822MHz。在仿真和实际运行时能够每个周期处理一个输入，处理速率适应于当前的信源采样速率及进一步提升。 对于TMN8模型里位率控制算法在FPGA上的实现，大量的计算过程会使用较多的FPGA资源。本文定点化处理后采用Verilog硬件描述语言实现算法，在实现时针对FPGA的特点对部分计算过程进行了优化处理，如用查表，移位等的结合取代了除法。所实现的位率控制算法占用资源较少，实际运行中能较平稳地控制视频主观质量。 在硬件电路设计中，完成了视频采集镜头、FPGA及程序加载电路、压缩数据通信节点和电源管理模块这些部分。实现的硬件电路满足微小型飞行平台上视频采集压缩模块的需求，能够支持基于FPGA的视频编码器运行。