2018年北京物资学院物联网工程与技术911计算机学科专业基础综合之计算机组成原理考研仿真模拟五套题
● 摘要
一、分析题
1． 如图是一个二维中断系统，请问：
①在中断情况下，CPU 和设备的优先级如何考虑？请按降序排列各设备的中断优先级。 ②若CPU 现执行设备B 的中断服务程序，IM2, IM1，IMO 的状态是什么？如果CPU 执行设备D 的中断服务程序，IM2，IM1，IMO 的状态又是什么？
③每一级的IM 能否对某个优先级的个别设备单独进行屏蔽？如果不能，采取什么方法可达到目的？
④若设备C 一提出中断请求，CPU 立即进行响应，如何调整才能满足此要求？
图
【答案】①在中断情况下，CPU 的优先级最低。各设备优先次序是：A-B-C-D~E-F-G-H-I。 ②执行设备B 的中断服务程序时IM2、IM1、IM0=111; 执行设备D 的中断服务程序时
IM2、IM1、IM0=011。
③每一级的IM 标志不能对某优先级的个别设备进行单独屏蔽。可将接口中的EI （中断允许>标志清“0”，它禁止设备发出中断请求。
④要使C 的中断请求及时得到响应，可将C 从第二级提出，单独放在第三级上，使第二级的优先级最高，即令IM3=0即可。
2． 单机系统中采用的总线结构有三种基本类型。请分析这三种总线结构的特点。
【答案】根据连接方式的不同，单机系统中采用的总线结构有以下三种基本类型：
①单总线结构。它是用一组总线连接整个计算机系统的各大功能部件，各大部件之间的所有的信息传送都通过这组总线。其结构如图（a ）所示。单总线的优点是允许1/ （设备之间或I/O设备与内存之间直接交换信息，只需CPU 分配总线使用权，不需要CPU 干预信息的交换。所以总线资源是由各大功能部件分时共享的。单总线的缺点是由于全部系统部件都连接在一组总线上，所以总线的负载很重，可能使其吞吐量达到饱和甚至不能胜任的程度。
②三总线结构。即在计算机系统各部件之间采用三条各自独立的总线来构成信息通路。这三条总线是：主存总线，输入/输出（I/O）总线和直接内存访问（DMA ）总线，如图（b ）所示。主
I/O总线供CPU 和各类外设之间通讯用；存总线用于CTU 和主存之间传送地址、数据和控制信息；
DMA 总线使主存和高速外设之间直接传送数据。一般来说，在三总线系统中，任一时刻只使用一种总线。
③双总线结构。它有两条总线，一条是系统总线，用于CPU 、主存和通道之间进行数据传送；另一条是I/0总线，用于多个外围设备与通道之间进行数据传送。其结构如图（c ）所示。双总线结构中，通道是计算机系统中的一个独立部件，使CPU 的效率大为提高，并可以实现形式多样而更为复杂的数据传送。双总线的优 点是以増加通道这一设备为代价的，通道实际上是一台具有特殊功能的处理器，所以双总线通常在大型计算机
图 或服务器中采用。
3． 通道有几种类型？简述其特点。
【答案】（1）选择通道
又称高速通道，在物理上可接多个设备，但逻辑上只能接一个设备，主要用于连接高速外设。但外设的辅助操作时间长，此期间内通道处于等待状态，利用率不高。
（2）数组多路通道
不仅在物理上可接多个设备，逻辑上也可接多个设备。既保留了选择通道高速传送数据的优点，又充分利用了控制性操作的时间间隔为其他设备服务，通道效率充分得到发挥。
（3）字节多路通道
主要用于连接大量低速设备。物理上、逻辑上均可连接多个设备。不仅允许多个设备同时操作，也允许它们同时进行传输型操作。各设备与通道间的数据传送以字节为单位交替进行。
4． 某计算机系统的内存储器由cache 和主存构成，cache 的存取周期为45ns , 主存的存取周期为200ns 。已知在一段给定的时间内，CPU 共访问内存4500次，其中340次访问主存。问：
（1）cache 的命中率是多少？
（2）CPU 访问内存的平均时间是多少纳秒？
（3）cache-主存系统的效率是多少？
【答案】（1）cache 的命中率
（2）CPU 访存的平均时间
（3）cache-主存系统的效率
5． 比较同步定时与异步定时的优缺点。
【答案】同步定时协议采用公共时钟，具有较高的传输频率。但由于同步总线必须按最慢的模块来设计公共时钟，当各功能模块存取时间相差很大时，会大大损失总线效率。
异步定时的优点是总线周期长度可变，不把响应时间强加到功能模块上，因而允许快速和慢速的功能模块都能连接到同一总线上。但缺点是：总线复杂，成本较高。
6． CTU 结构如图所示，其中有一个累加寄存器AC 、一个状态条件寄存器和其他四个寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。
（1）标明图中四个寄存器的名称。
（2）简述指令从主存取到控制器的数据通路。
（3）简述数据在运算器和主存之间进行存/取访问的数据通路。
【答案】（1））a 为数据缓冲寄存器DR , b为指令寄存器IR ，c 为主存地址寄存器AR , d为程序计数器PC 。
（2）主存M —缓冲寄存器DR —指令寄存器IR —操作控制器。
（3）存储器读：AR 先置数据地址，
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