2018年华北电力大学(保定)电子与通信工程系821电子技术基础一之电子技术基础-数字部分考研核心题库
● 摘要
一、简答题
1． 采用D 触发器和尽量少的门电路设计一个串行数据检测器，该电路具有1个数据输入端D 和1个时钟端口，1个信号输出端F 。当连续3个时钟触发时D 都为1或都为0, 则F 输出高电平，否则输出低电平。写出电路的转移/输出表，画出逻辑电路图。
【答案】采用D 触发器实现的串行右移移位寄存器形式，将串行序列检测转换为并行序列检测。
在D 触发器构器中，
入的数据实际上已经寄存在换为检测
成的串行右移移位寄存
代入特性方程得状态方程：由此可见，输入D 端连续三个脉冲输
中。即将检测D 端是否连续输入了000或者111, 就转
三个状态是否为000或者111.
表
根据上述设计思路，得转移/输出如表所示。
根据表可得输出F 表达式为
逻辑电路图（见图）
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图
2． 将二进制数
转换成典型的格雷码。
等于二进制码的第位
同第
3． 计数型D/A转换器框图如图所示。设图中D/A转换器输出最大电压..
为被转换
位
的异或，即
【答案】格雷码的第位
信号电压，X 为转换器控制端，CP 为时钟输入端，转换器工作前X=〇
，使计数器清零。当
，比较器输出. （1）输出端的二进制数
（2）电路的转换误差为多少伏？ （3）如何提高转换精度？
；当
时，是多少？
。现设定
=4.2V，试问：
图
【答案】（1）由于最小量化单位当因此
（2）转换误差为
A/D转换器输出端加负向偏移电压
时，应使
，提高转换器的分辨率，减小量化误差。
（3）提高转换误差可从两方面着手，一是增加计数器的位数，减少最小量化单位；二是在
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4． PLD 如图1所示，用此PLD 设计一个一位全加器，输入为被加数输出为和及进位
要求：
（1）列出真值表： （2）写出逻辑表达式： （3）画出编程后的逻辑图。
加数和低位进位
图1
【答案】（1）列出真值表如表所示；
表
（2）写出逻辑表达式；
S 的卡诺图如图2（a ）所示。