● 摘要
频率综合器在各类通信系统中应用广泛，尤其是在射频收发机中充当本地振荡信号源。本文主要围绕锁相式频综展开研究，目的是设计并实现一种应用于GPS/BD2双系统导航接收机射频前端芯片的CMOS小数分频锁相频综，担任本振发生模块。
本文提出了一种基于Σ -Δ调制技术的小数分频PLL的设计方法，以增强射频前端芯片中频综模块的整体性能。整数分频锁相环的频率分辨率受到参考频率的制约，提高的代价是环路稳定性、锁定时间和相位噪声等性能的恶化。小数分频锁相环的提出解决了二者之间的矛盾，在不降低参考频率的前提下可获得更小的频率精度，同时兼顾了锁定时间和相位噪声。所设计的小数PLL由压控振荡器，鉴频鉴相器，电荷泵，环路滤波器、分频器以及Σ -Δ调制器构成。其中压控振荡器采用LC交叉耦合振荡的结构，具有较宽的频率调节范围；鉴频鉴相器采用消除鉴相死区的优化结构，电荷泵采用带有运放以优化充放电电流匹配度的结构；Σ -Δ调制器用于产生控制双模预置分频器分频比切换的控制信号，实现小数分频的同时降低了小数杂散。
设计基于 SMIC0.18um1P6M RF CMOS工艺实现，后仿真结果表明，小数分频频率合成器输出频率范围约为 1.1-1.6GHz，锁定时间约为9us，频率分辨率低于 1kHz，相位噪声为-100.4dBc/Hz @10KHz， -101.2dBc/Hz @100KHz，相比整数 PLL，其频率分辨率和相位噪声性能都有所改进，可以为射频前端芯片提供本振信号。