题目：多核系统自适应路预测Cache功耗模型及实现

多核时代处理器的性能和功耗是设计者最为关心的两个热点问题。Cache作为处理器与主存之间的一级存储器，能够解决高速处理器和低速主存间的速度失配问题，提高计算机系统的整体性能。片上Cache占据了片上系统绝大部分的面积与功耗，从体系结构层优化Cache设计，能够最大限度地改善整个系统的性能和功耗。本文针对多核片上Cache的性能及功耗特点，研究了高性能Cache设计方法，通过设计多核模拟器运行并行基准测试程序，对多核条件下的Cache容量、块大小、替换策略进行了仿真和优化，并分析了强制缺失、容量缺失、冲突缺失和一致性缺失产生的原因；提出了一种可调时间片路预测算法，通过自适应算法调节时间片长度，分析了各时间片内路预测的有效性，动态开关路预测功能模块；设计了基于MESI一致性协议Cache控制器的硬件电路，通过了测试向量验证，实现了维护核间数据一致性的功能。试验结果表明，LRU、FIFO和随机替换算法分别在双核、四核、八核系统中取得了最高命中率；多核系统Cache的命中率随着容量增大而增大，达到64KB容量时趋于稳定值；块大小是命中率的非单调函数；多核Cache可调时间片路预测算法，降低了对程序局部性的依赖，功耗为传统路预测算法的56.41%，且硬件开销低；MESI协议的硬件设计方案，满足了多核间数据一致性要求。