2017年北京物资学院物联网工程与技术911计算机学科专业基础综合之计算机组成原理考研题库
● 摘要
一、分析题
1． 已知某机采用微程序控制方式，其控制存储器容量为
用断定方式，如下图所示。
（1）微指令中的三个字段分别应为多少位？
（2）画出围绕这种微指令格式的微程序控制器逻辑框图。
【答案】（1）假设判别测试字段中每一位作为一个判别标志，那么由于有4个转移条件，故该字段为4位。下地址字段为9位，因为控存容量为512单元。微命令字段则是（48-4-9） =35位。
（2）对应上述微指令格式的微程序控制器逻辑框图如图所示。其中微地址寄存器对应下地址字，P 字段即为判别测试字段，控制字段即为微命字段，后两部分组成微指令寄存器。地址转移
, 逻辑的输入是指令寄存器的OP 码、各种状态条件以及判别测试字段所给的判别标志（某一位为1）
其输出修改微地址寄存器的适当位数，从而实现微程序的分支转移。就是说，此处微指令的后继地址采用断定方式。
（位）。微程序可在整个控制存储器中实现转移，可控制微程序转移的条件共4个，微指令采用水平型格式，后继微指令地址采
图
2． 某I/O系统有四个设备：磁盘（传输速率为500000位/秒）、磁带（200000位/秒）、
图
，试用中断方式、DMA 方式组织此I/O系统。画打印机（2000位/秒）、CRT （1000位/秒）
出包括CPU 部分总线控制器在内的1/ 0方式示意图，并略作文字说明。
【答案】示意图如图1所示。根据设备传输速率不同，磁盘、磁带采用DMA 方式，打印机、CRT 采用中断方式，因而使用了独立请求与链式询问相结合的二维总线控制方式。DMA 请求的优先权高于中断请求线。每一对请求线与响应线又是一对链式查询电路。
图1
3． 设一个按位编制的虚拟存储器，它可以满足1K 个任务的需要，但在一段较长的时间内一般只有四个任务在使用，故用容量为四行的相连存储器组硬件来缩短被变换的虚地址中的用户位数，每个任务的程序空间最大可达4096个页，每页为512字节，实主存容量为220位，设快表用CAM 存储器构成，行数为22, 快表的地址是经过散列技术形成的。为减少散列冲突，配有两套独立的相等比较器电路（这时快表的每行包含两个单元，各存放一个进行地址交换的表目）。请设计该地址变换机构：
（1）画出其虚实地址经快表变换的逻辑示意图；
（2）求相连存储器组中每个寄存器的相连比较位数；
（3）求散列变换硬件的输入位数和输出位数；
（4）求每个相等比较器的位数；
（5）求快表的总位数。
【答案】（1）虚拟地址分为3个字段，最左边的字段是虚页号，中间字段是高速缓存块号，最右边的字段是块内字地址。逻辑示意图如图所示。
图
（2）相连存储器组中每个寄存器的相连比较位数由总的任务数决定。有1K 个任务，那么相连存储器组中每个寄存器相连比较位数应该是10位。
（3）散列变换硬件的输入为虚拟页号12位（4096取以2为底的对数）加上任务标志ID 2位（常用任务数4取以2为底的对数）之和，即14位，输出为快表的表项索引，因为共有32位，所以输出为5位。
（4）相等比较器比较的内容是当前地址与快表表项中虚页号与任务ID 的和，所以每个相等比较器位数为14位。
（5）因为快表表项有两个相同项，
所以快表中每行为位，共22行，所以总位数为位。
4． 假设一条指令的指令周期分为取指令、指令译码、执行指令三个子过程段，且这三个子过程延迟时间相等，即每个子过程延迟时间都为T 。假设某程序共同n=10000条指令，请写出如下两种情况下CPU 执行该程序所需的时间，画出时空图。
（1）指令顺序执行方式；
（2）指令流水执行方式。
【答案】（1）指令顺序执行方式如图1所示。
图1指令顺序执行方式
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