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一、分析题

1． 如图是一个二维中断系统，请问：

①在中断情况下，CPU 和设备的优先级如何考虑？请按降序排列各设备的中断优先级。 ②若CPU 现执行设备B 的中断服务程序，IM2, IM1，IMO 的状态是什么？如果CPU 执行设备D 的中断服务程序，IM2，IM1，IMO 的状态又是什么？

③每一级的IM 能否对某个优先级的个别设备单独进行屏蔽？如果不能，采取什么方法可达到目的？

④若设备C 一提出中断请求，CPU 立即进行响应，如何调整才能满足此要求？

图

【答案】①在中断情况下，CPU 的优先级最低。各设备优先次序是：A-B-C-D~E-F-G-H-I。 ②执行设备B 的中断服务程序时IM2、IM1、IM0=111; 执行设备D 的中断服务程序时 IM2、IM1、IM0=011。

③每一级的IM 标志不能对某优先级的个别设备进行单独屏蔽。可将接口中的EI （中断允许>标志清“0”，它禁止设备发出中断请求。

④要使C 的中断请求及时得到响应，可将C 从第二级提出，单独放在第三级上，使第二级的优先级最高，即令IM3=0即可。

2． 设变量h 放在寄存器数组A 的基值放在寄存器r3, 请将下面c 语句翻译成ARM 汇编语言代码。C 赋值语句是；

【答案】虽然C 语句只有一个相加的操作，但是两个操作数均在存储器中，因此需要更多的

ARM 指令。首先用取字（LDR ）指令访问存储器单元存器

最后用存字（STR ）指令将

寄存器，位移量为

然后用ADD 指令将放在寄

中的结果写到存储器单元此时寄存器作为基地址

因ARM 也是字节寻址。3条ARM 汇编语言指令形式如下：

3． 某机字长16位，使用四片74181组成算术/逻辑运算单元，设最低位序号标注为第0位。

（1）写出第5位的进位信号（：6的逻辑表达式； （2）估算产生

所需的最长时间；

（3）估算最长求和时间。

【答案】（1）组成最低四位的74181进位输出为

为向第0位进位

其中

.

所以

（2）设标准门延迟时间为T , “与或非”门延迟时间为1.5T ，产生面输入端

制参数

的路径应当从74181最下

算起，经过1个反相器和4级“与或非”门，故最长延迟时间为

（3）最长求和时间应从施加操作数到ALU 算起：第一片74181有3级“与或非”门（产生控

，第二、三片74181共2级反相器和2级“与或非”门（进位链）第四片74181

4． CPU 执行一段程序时，cache 完成存取的次数为3800次，主存完成存取的次数为200次，已知cache 存取周期为50ns , 主存为250ns ，求cache-主存系统的效率和平均访问时间。

【答案】cache 的命中率

cache-主存系统效率e 为

平均访问时间

为

，故总的加法时间

为求和逻辑（1级与或非门和1级半加器，设其延迟时间为3T ）

5． 浮点数四则运算的基本公式如下：

其中

.

算器的逻辑结构图。

【答案】浮点乘法和除法相对来说比较简单，因为尾数和阶码可以独立处理：浮点乘法只需对尾数作定点乘和阶码作定点加，而浮点除法只需对尾数作定点除和阶码作定点减即可。不论乘法和除法，需将结果规格化。

浮点加减法较复杂，原因在于尾数相加或减之前必须对阶。为此，将较小的阶码X 。

对应的尾数

（1）计算（2）将

（3）计算

（4）将结果规格化。

图为浮点运算器的结构图。该运算器由两个相对独立的定点运算器组成。阶码部件只进行加、减操作，

实现对阶（求阶差）和阶码加减法操作部件完成。寄存器

尾数部分可进行加、减、乘、除运算，

并与阶码部件协同完成对阶和规格化等功能。尾数的加、减由加法器完成，尾数乘除由高速乘除

和积商寄存器本身具有移位功能，以便完成对阶和规格化等操作。

移

右移

位以得到一个新的尾数

.

这样就能与

进行运算。因

此浮点加减法需要四步运算：

； （定点减法）位以形成.

； （定点加法或减法）

试画出浮点运

图

6． 某16位机器所使用的指令格式和寻址方式如下所示，该机有两个20位基值寄存器，四个16位变址寄存器，十六个16位通用寄存器。指令汇编格式中的s （源）、D （目标）都是通用寄存器，M 是主存中的一个单元。