● 摘要
随着计算机网络的迅速发展，数据量的安全传输成为了人们普遍关注的课题。如何才能保证网络传输的信息不被窃取、系统不遭破坏是我们应该解决的问题。因此，我们除了要保证计算机系统网络设备安全，还要保证计算机网络系统安全和传输数据的安全。对数据实施安全的加密算法是保护数据安全的有效手段。AES加密算法（即高级加密标准算法）是美国国家标准和技术研究所宣布采用的高级加密标准，是目前为止最为安全的算法，可以抵抗现有的所有已知攻击。因此对AES算法的实现成为了国内外研究的热点。
本文介绍了高级加密标准算法AES在FPGA上的实现，用FPGA来实现AES加密算法具有速度快、可并行处理、对处理器的结构无特殊要求，算法设计相对简单。AES加解密系统可划分为四个主要模块，分别是，加密模块、解密模块、密钥扩展模块和控制模块。其中密钥扩展模块提供加解密运算每轮所需要的轮密钥。本文提出，可以采用内外混合流水线结构对算法进行设计，以此来提高系统加解密的速度，从而达到面积和占用资源的平衡。
对系统功能进行验证。通过Modelsim仿真工具，依据高级加密标准资料中所提供的数据，对加解密系统进行功能验证。分别对加密模块进行验证，得出加密功能正确；之后对解密模块进行验证，得出解密功能正确，并给出仿真图。
最后，从公开发表的文献中，搜集到一些用FPGA实现AES加、解密算法的设计的性能参数，与本设计的AES加、解密系统进行三个方面的比较。分别是吞吐量、系统的速度和所占用的资源、加、解密功能是否可以并行进行。通过对比本设计在速度方面虽然不是最快的，但是在吞吐量这一性能指标上来看还是占优势的。与其他设计相比本设计的优点还有加、解密可以并行执行，同时实现。具有良好的速度面积比，因此，本设计基本上达到了预期的设计目标。实现了加、解密速度的提高，实现了速度与面积的资源平衡。