● 摘要
锁相环频率合成器(PLL)在现代通信，雷达，工业控制等诸多领域具有广泛的应用，在射频调制解调电路中更是必不可少的本振信号发生器。本文设计的锁相环频率发生器应用于卫星接收机前端射频解调电路本振信号的生成，将低频输入信号锁相变频到所需的高频本振信号。目前，合成频率在1GHz以上的锁相频率合成器，振荡器结构多采用LC电容电感耦合方式。相对环形结构来讲，这种LC耦合结构具有低功耗低噪声的突出优点，但是CMOS工艺制作高品质因数的电感相当困难，这也是设计的一个突出难点。目前国外比较成熟的产品多采用SiGe或GaAs工艺，但是SiGe和GaAs工艺目前国内尚不成熟，考虑本项目的应用背景，必须采用目前国内能够掌握的流片工艺来实现。因此，本次设计选用CMOS工艺来实现1400MHz本振信号的生成。CMOS工艺最大的好处是可以将射频、基带频率与存储器等组件合而为一，实现工艺上的统一，同时降低组件成本。但是CMOS工艺设计的电路是否能解决高噪声、低绝缘度与Q值、与降低改善性能所增加成本等问题，是本次设计的重点也是难点问题。本设计在TSMC0.25um CMOS工艺上对常用的LC电容电感耦合锁相频率合成器进行了改进，设计了后端可变分频网络来满足电路兼容北斗和GPS双系统定位对次级混频本振信号的要求。可变分频器结构简单，能够在较高的频率下正常工作，保证了系统工作的稳定性。先介绍了本锁相环频率合成器的系统结构，简单分析了采用CMOS工艺对设计的影响，然后对高速锁相环的环路做了噪声分析及功耗分析。在这些分析与计算的基础上设计了前后端电路，并独立设计了应用于高速模拟电路的输入输出端口。最后对设计进行仿真，部分电路进行流片并测试。测试结果证明了设计的可行性。