2017年福州大学计算机专业基础C之计算机组成原理复试实战预测五套卷
● 摘要
一、名词解释
1． SIMD
【答案】
但单指令多数据）是提高数据并行处理能力的重功能和的位宽。
要手段。随着超大规 模集成电路的发展，主流微处理器厂商不断地增加等问题。
仍然存在诸多性能瓶颈，如地址不对齐、数据重组和控制相关的向量化（Control flow ）
二、简答题
2． 什么是存储容量? 什么是单元地址? 什么是数据字? 什么是指令字？
【答案】（1）存储器所有存储单元的总数称为存储器的存储容量。
（2）每个存储单元的编号，称为单元地址。
（3）如果某字代表要处理的数据，称为数据字。
（4）如果某字代表一条指令，称为指令字。
3． CTU 的性能指标有哪些? 其概念是什么？
【答案】把运算器和控制器合在一起称为中央处理机，简称CPU 。其性能指标主要有以下几个方面：
（1）主频：CPU 的时钟频率（CPU Clock Speed）；
（2）内存总线速度：指CPU 与二级（L2）高速缓存和内存之间的通信速度；
（3）扩展总线速度：指安装在微机系统上的局部总线如VESA 或PCI 总线接口卡的工作速度；
（4）工作电压：指CPU 正常工作所需的电压；
（5）地址总线宽度：决定了CPU 可以访问的物理地址空间，对于486以上的微机系统，地址线的宽度为32位，最多可以直接访问4096MB 的物理空间；
（6）数据总线宽度：决定了CPU 与二级高速缓存、内存以及输入/输出设备之间一次数据 传输的信息量。
（7）主频/时钟周期：CPU 的工作节拍受主时钟控制，主时钟不断产生固定频率的时钟，主时钟的频率（f ）叫CPU 的主频，度量单位是MHz （兆赫兹）、GHz （吉赫兹）；
主频的倒数称为CPU 时钟周期（T ），T=l/f，度量单位是
CPU 执行时间=CPU时钟周期数×CPU 时钟周期；
第 2 页，共 10 页 （8）CPU 执行时间：表示CPU 执行一般程序所占用的CPU 时间，可用下式计算：
三、计算题
4． 某处理机主频为40MHz ，数据总线64位，总线仲裁和地址传送需要2个时钟周期，cache 行大小为32字节，主存访问时间为100ns 。
（1） cache 读操作缺失的延迟时间是多少？
（2）总线带宽是多少？
（3）如果用该处理机组成多处理机系统，并将一个cache 行的数据传输至另一个处理机，已知通信建立时间为2两，处理机间数据传输带宽为
多少？
【答案】（1）时钟周期=
需次总线传输。
cache 读操作缺失延迟=总线仲裁时间+主存读操作时间+总线传输时间
（2）总线带宽
远程操作的总延迟时间=通信建立时间+处理机间数据传输时间
（3）有效数据传输带宽
一次总线传输的字节数=64/8=8，一个cache 行
那么远程操作的有效数据传输带宽是
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一、名词解释
1． 空间并行
【答案】空间并行即资源重复。在并行性概念中引入空间因素，以数量取胜，通过重复设置硬件资源，大幅度提高计 算机系统的性能。随着硬件价格的降低，资源重复在单处理机中通过部件冗余、多存储体等方式被广泛应用，而多处理机本身就是实施“资源重复”原理的结果。
二、简答题
2． 段式虚拟存储器对程序员是否透明？请说明原因。
【答案】虚拟管理是由软件（操作系统）和硬件共同完成，由于软件的介入，虚存对实现存储管理系统程序不透 明。而段是按照程序的自然分界划分的长度可以动态改变的区域。通常，程序员把子程序、操作数和常数等不同 类型的数据划分到不同的段中，并且每个程序可以有多个相同类型的段。由于分段是由程序员完成的，所以段式 虚拟存储器对程序员而言不是透明的，但虚存到实存的地址映射是由系统软件辅助完成的，故对应用程序而言， 段是虚拟存储器是“半透明”的。
3． 总线的一次信息传送过程大致分哪几个阶段? 若采用同步定时协议，请画出读数据的同步时序图。
【答案】总线的一次信息传送过程，大致分为五个阶段：请求总线、总线仲裁、寻址（目的地址）、信息传送、 状态返回（或错误报告）。读数据同步时序图如图所示：
图 读数据同步时序图
三、计算题
4． 已知用二进制形式求（x ×y ）浮，保留4位有效数位。
第2步将被乘数与乘数的指数部分
第 4 页，共 10 页 【答案】第1步用二进制形式表示x 和y :