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题目:基于FPGA的可变速率QPSK接收机设计与实现

关键词:QPSK、FPGA、定时同步、载波同步、CIC

  摘要



        随着科技的进步,数字调制技术和接收技术快速发展。目前有从ASK、FSK、PSK演化而来的数十种调制方式在超短波通信、微波通信和卫星通信等领域广泛采用,各种接收处理算法主要以全数字化和软件化方式实现。由于承载的业务不同,数据率千差万别,从几百到几百兆波特都有,为了节约成本,提高通用性,研制可变速率接收机是必然趋势。

        本文针对卫星和超短波通信中常见的中低速率信号通用解调要求,选择典型的QPSK信号进行可变速率接收研究,完成接收机的设计和实现。本文深入研究了宽带采样条件下信号信道化处理、定时同步和载波同步等关键算法,根据接收机设计要求,提出了可变速率QPSK信号接收机的组成框架。基于专用DDC芯片,通过优化抽取系数和参数设置,综合利用CIC抽取滤波器和FIR滤波器的特性,实现了信号采样速率的调整和干扰抑制。基于Gardner定时偏差检测和多项式分段抛物线内插算法构成定时同步环路,并提出预置定时NCO参数的改进方法,以消除因抽取引入的较大定时频差,实现了定时快速捕获和稳定跟踪。为了实现低信噪比和大频偏条件下的载波同步,采用了FFT估计算法实现载波频率粗捕获,同时基于判决反馈环完成频率细跟踪和相位同步。基于任务要求,对于上述算法性能进行了联合仿真,优化设计了算法中的关键参数,同时给出了误码率性能仿真结果。在FPGA上采用VHDL语言设计了速率适配、匹配滤波、定时同步、载波频率恢复、载波相位恢复和数据判决等模块,完成了可变速率的QPSK信号解调功能。

        实际的测试结果表明,该接收机能适应1K~1M波特速率范围,解调损失在Eb/No为5dB时小于1.5dB,且随着信噪比的增加,解调损失越小,载波频偏范围可达符号率的10%,且在Eb/No为3dB时仍能锁定,达到了设计要求,且有一定的宽余度。结果表明本文提出的接收机框架、信号信道化处理、定时同步和载波同步算法设计合理可行。