题目：某CPU系统测试性验证方法的研究与实现

为了客观、准确地评价具有测试设备（BIT或ATE）的产品的测试性是否达到设计要求，需要对产品的测试性指标进行验证。现阶段对于如何暴露数字电路系统的测试性设计缺陷、鉴定考核产品的测试性水平，尚无有效手段，本文针对这一情况以32位RICS_CPU为目标系统展开了测试性验证方法的研究。论文的主体思想是通过总线级的硬件仿真故障注入方法实现对被测系统的测试性验证。为此本文首先在全面分析被测系统（CPU）的特点及其指令系统的基础上，采用VHDL硬件描述语言构建了一个与真实环境极为相近的CPU系统；然后对CPU内部故障与表现在总线上的故障模型进行等效分析，并以此为前提设计了故障注入器；为了实现故障注入的自动化管理与对故障注入的有效性进行验证，在上位机中利用数据库技术设计了故障注入管理软件，应用VC++语言开发了硬件通信接口程序；在完成上述工作后，本文对所设计的CPU进行了R、I、跳转指令综合验证，并且进行了故障注入仿真试验，仿真结果验证了故障注入的可实现性；最后，针对验证系统的硬件设计实现部分进行系统、详细地描述，并给出经验总结。本文提出的测试性验证方法可以实现故障注入的自动化，并且能够对故障注入的有效性进行检测。在目前国内外缺少具体针对测试性验证的故障注入方法研究、故障注入以手动模式为主的客观条件下，本文的研究内容对于电子设备测试性验证的关键技术研究具有重要的参考价值。