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一、选择题

1． CPU 响应单个屏蔽中断的条件是（ ）。

A.CPU 开中断

B. 外设有中断请求信号

C. 外设中断请求信号不屏蔽

D. 同时满足上述A 、B 、C 条件，且正在执行的指令执行完毕

【答案】D

【解析】A 项，表示CPU 内部标志寄存器FR 的中断允许标志位IF=1；B 项，表示有中断源提出中断请求；C 项，表示中断请求信号没有被屏蔽，能送到CPU 的INTR 引脚上。

8086 CPU在每条指令的最后一个机器周期的最后一个T 状态（时钟周期），都要去采样可屏蔽中断引脚INTR 信号，若其为高电平，则在当前指令执行完后，CPU 再去响应中断。

2． 已知AL=A8H、BL=62H，执行ANDAL ，BL 指令后，AL 中的数为（ ）

A.32

B.20H

C.00H

D.+20

【答案】B

【解析】AND 逻辑“与”指令，将目的操作数AL 和源操作数BL 按位进行“与”运算，结果送回目的操作数

AL

3． Pentium 用来作为堆栈指针的寄存器是（ ）。

A.EIP 寄存器

B.EBP 寄存器

C.ESP 寄存器

D.EDI 寄存器

【答案】C

4． 若经过RS-232为接口进行串行数据传送，若一帧信息中带有一位奇偶校验位和2位停止位，当波特率为4800B 时，字符传输率为480，则数据位有（ ）位。

A.6

B.7

C.8

D.9

【答案】A

5． 寄存器ECX-12345678H ，指令BSWAP ECX执行之后，ECX=（ ）。

A.34567812H

B.78345612H

C.34567800H

D.78563412H

【答案】D

【解析】BSWAP 指令功能是将4字节内容顺序翻转

6． CPU 对INTR 中断请求响应过程是执行（ ）INTA 总线周期。

A.1个

B.2个

C.3个

D.4个

【答案】B

【解析】根据中断处理的过程，CPU 对INTR 中断请求响应过程是执行2个INTA 总线周期。

7． 中断发生时，由硬件保护并更新程序计数器地址，而不是由软件完成，主要是为了 （ ）。

A. 能进入中断处理程序并能正确返回原程序

B. 节省内存

C. 提高处理机的速度

D. 使中断处理程序易于编制，且不易出错

【答案】A

8． 下面指令序列测试BH 中的数是否为奇数，若为奇数则转移至K1处，横线处的指令应为（ ）。

TESTBH ，01H

_____K1

A.JNE

B.JZ

C.JNP

D.JC

【答案】A

【解析】TESTBH ，01H 指令执行结束后，如果BH 为奇数，其“与”后的结果都为最低位为1，则ZF=0，那么ZF=0则转移到K1处，使用的指令应该为JNZ/JNE。

9． 某计算机系统内存原有512KB DRAM，为保证DRAM 信息不丢失，要在2ms 时间内对全部DRAM 刷新一遍，现将内存扩充到1MB ，则内存全部刷新一遍所需的时间为（ ），才能保证信息不丢失。

A.4ms

B.3ms

C.2ms

D.1ms

【答案】C

【解析】为了保证信息不丢失，要在2ms 内刷新，即使增加了DRAM 仍然要满足要求。

10．8086 CPU时钟频率为5MHz 时，它的典型总线周期为_____ns。

A.200

B.400

C.800

D.1600

【答案】C

【解析】一个总线周期需要4个时钟周期，即对内存的一次读写操作就需要一个总线周期。

11．8086的堆栈采取向下生成的方式，在压入时（ ）。

A.SP 先减，再压入数据

B. 先压入数据，SP 再减

【答案】A

12．通常，中断服务程序中的一条STI 指令，其目的是（ ）。

A. 开放所有屏蔽中断

B. 允许低一级中断产生

C. 允许高一级中断产生

D. 允许同级中断产生

【答案】D

二、判断题

13．总线时序是指与完成总线操作有关的地址线、数据线、读写控制线和时钟等总线信号相互之间的定时关系。（ ）

【答案】正确

14．简单的并行接口可由数据锁存器和三态门组成。带三态门输出的锁存器可作输入接口用，也可作输出接口用。（ ）

【答案】正确